故障現(xiàn)象1
　　在信號處理的視頻模擬信號輸入端加一個如圖1的鋸齒波測試信號，經(jīng)過A/D電路及其它電路處理后，在D/A輸出端就可能得到如圖2所示的波形。
　　從圖2明顯看出，在整個波形上都疊加有干擾紋波，頻率比較高。擴展觀察到有規(guī)律的干擾，周期大體上與主時鐘相同。初步估計，這可能與電源和地線的干擾有關�？疾炱湓�因，可能是電源內(nèi)阻太大、電源線太長、接地線不良等。另外要特別指出的是，在測量時示波器接地點選擇不當也會引入這樣的干擾波形。根據(jù)經(jīng)驗，一般對每1A的額定輸出電流，濾波電容可取2000μF左右。對電源進行濾波一般用一個電解電容(10μF~100μF)和一個瓷片電容(0.1μF)，并且把它們并聯(lián)起來接在電源的輸入通路上。在電源網(wǎng)絡中串入磁珠去耦，也是有效的方法，特別是對于工作頻率較高的場合，除了電源耦合外，地線耦合也是一種干擾源。對于地線干擾，要求我們在印制電路板的設計中注意以下幾點：

1、正確選擇一點接地和多點接地。在低頻電路中，信號工作頻率小于1MHz，布線和器件間的電感影響較小，而接地電路形成的環(huán)流對干擾影響較大，因而應采用一點接地。當信號工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1~10MHz時，如果采用一點接地，其地線長度不應該超過波長的1/20。否則應采用多點接地法。

2、將數(shù)字電路和模擬電路部分分開。電路板上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連要盡量加大線性電路地線的面積。

3、盡量加粗接地線。若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩(wěn)，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三倍于印制電路板的電流。如有可能，接地線的線度就大于3mm。

4、將接地線構成閉環(huán)路。將接地線構成環(huán)路，會縮小電位差值，提高電子設備的抗噪聲能力。如果判斷是由于示波器觀察時接地點選擇不當，在調(diào)整接地點時，干擾信號會明顯小下來。一般來講，示波器探頭接地點應盡量靠近取樣點，以便形成最短的信號回路。

故障現(xiàn)象2
　　在調(diào)試中，所加測試信號仍是如圖1的鋸齒波測試信號。在經(jīng)過某些運放后有圖3所示的波形，鋸齒波上一部分很干凈，而另一部分疊加了高頻分量。將示波器掃描加快，可以看見規(guī)整的高頻振蕩，其頻率一般為幾MHz~幾十MHz。
　　初步估計，這是由運放自激引起的干擾。自激振蕩是放大器常見的一種噪聲，一般頻率較高。雖然負反饋對放大器的性能指標有很大的改善，但是深度負反饋又可能引起放大器的自激振蕩。反饋放大器產(chǎn)生自激振蕩的原因是由于不同頻率的信號通過放大器時，其相移不相同，針對這種情況，在設計電路時，應充分考慮到反饋放大器的穩(wěn)定性裕量問題。為了查明放大器自激振蕩的原因，我們大體采取以下的步驟，有效去除波形上的高頻干擾。

　　首先應判斷振蕩類型，是屬于連續(xù)振蕩、瞬時振蕩還是間歇振蕩，且粗略估計其振蕩的頻率范圍。振蕩源大致有三個部分：電路、反饋支路、布線和元件，按此順序分析可能產(chǎn)生振蕩的主要部位。假設是放大部分引起的，則可降低其增益，看振蕩是否停止。如果振蕩停止，則可認為是由放大電路引起的。消除振蕩可以在放大電路的適當?shù)胤揭�入RC校正網(wǎng)絡，用以改變放大電路的幅頻特性和相頻特性，破壞自激振蕩的條件。引入RC校正網(wǎng)絡可采用滯后或超前校正的方法。
　　采用何種校正網(wǎng)絡要視具體要求而定：如果只要求穩(wěn)定度，而對頻帶無要求，則可在放大電路中只接一個電容，以建立一個足夠低的主極點頻率；如要求頻帶寬些，可在兩級放大器間接一個RC校正網(wǎng)絡；如果要求更寬頻帶時，則可采用超前校正。即在放大電路中接入RC并聯(lián)校正網(wǎng)絡，使高頻段的極點向更高的頻率移動。校正網(wǎng)絡中的元件數(shù)值可以先估算，再加以實驗方法確定。如認為振蕩的原因在于反饋部分，可適當減小反饋深度。但是反饋深度也不能減得過小，否則放大電路的性能改善程度要受到影響。如認為是布線的原因，則可擺動布線，看其振蕩情況是否改變，或者敲動所懷疑的元器件，看其振蕩的頻率是否變化等加以確認。
　　如圖4所示采用LM318的電路，如果電容C1不用，或者容電過小，則會引起如圖3所示的自激振蕩。

　　由于輸出阻抗的不匹配，信號線又過長，信號多次反射也會形成振蕩。阻抗不匹配引起的干擾與如圖3所示干擾不同的是：自激振蕩不僅會出現(xiàn)在如圖3所示的鋸齒波上部(與運放工作點有關)，而且會出現(xiàn)在整個輸出波形。但與圖2所示的波形不同，它也會形成比較規(guī)整的正弦振蕩，其振蕩頻率通常都比較高，可達幾十MHz。

　　傳輸線都具有分布電感和分布電容。如將整個傳輸線分成n個小段，則每個小段均由自己的分段電容和電感組成。電感阻礙著電流的突變，電容則阻礙著電壓的突變。當K合上后，并不是傳輸線所有各點都同時達到電壓定值E和電流定值I，而是像電壓波和電流波那樣按相同的速度向終端推進。如果負載電阻恰好等于傳輸線的特性阻抗RP (,L0表示單位長度的分布電感量，C0表示單位長度的分布電容量)。當波前到達終端時，由于R的存在，電流In在對Cn充電的同時，有一部分被負載電阻所分流。一旦最后一小段Cn建立電壓后，傳輸線中的電流將全部流進負載。這時幅度為I的電流波流又紅又經(jīng)負載時，在電阻R上的壓降E=RI和傳輸線上已經(jīng)建立的電壓是一致的。因此來自信號源的電流經(jīng)過傳輸線不斷地流進負載，這就是常說的終端匹配，這時不會出現(xiàn)反向現(xiàn)象。

　　當負載電阻R大于轉(zhuǎn)輸線特性阻抗時，反射情況將介于終端匹配和終端開路兩者之間；當負載電阻R小于傳輸線特性阻抗時，反射情況將介于終端匹配和終端短路之間。對于終端不匹配所引起的反射，在反射波到達不匹配的始端時，同樣會引起向終端的新反射，這種新反射到達終端再次反射，形成多次反射。反射的幅度總是一次比一次小，最后反射波幅度與信號相比可忽略不計時，便認為達到穩(wěn)態(tài)。
實際中應先找到引起反射的那一段電路，然后斷開電路，串入一個約幾十Ω的電阻。對于高速工作的DSP，廠家要求當信號線超過15cm后，一定要串入幾十Ω電阻(ADSP21060系列中為33Ω)，以消除由于電路阻抗不匹配引入的干擾。

故障現(xiàn)象3
　　研制中也遇到了如圖6所示的現(xiàn)象，表現(xiàn)為經(jīng)信號處理后，D/A變換出的鋸齒上不斷掉數(shù)據(jù)的現(xiàn)象，且比較有規(guī)律。分析其原因可判斷為D/A前數(shù)據(jù)鎖存時鐘與數(shù)據(jù)穩(wěn)定時間不相適應，將輸出為1的數(shù)據(jù)鎖存為0。
　　數(shù)據(jù)的穩(wěn)定傳輸必須滿足建立和保持時間的要求。建立時間是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被鎖存到鎖存器中。保持時間是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果保持時間不夠，數(shù)據(jù)同樣不能被鎖存到鎖存器中。所以在實際電路中，當時鐘上升沿到來時，數(shù)據(jù)應先穩(wěn)定下來。這就要求我們在設計電路的過程中，不僅要充分考慮各部分器件的延遲，而且盡量使用全局時鐘同步。這是因為全局時鐘能提供器件最短的從時鐘到輸出的延遲，能盡量滿足建立時間和保持時間的要求。另外如果鎖存信號邊沿不好，也容易引起這種現(xiàn)象，相當于在原來基礎上把時鐘向后推遲了一段時間。
　　基于以上分析，我們采用以下的措施加以改善：一、盡可能使用全局時鐘來同步；二、對各段線路，特別是采用CPLD的數(shù)字電路部分，我們先采用MAX+plusⅡ仿真，計算出各部分電路的延時，然后對各鎖存時鐘加以一定的延時以滿足建立時間要求，盡量避免毛刺的產(chǎn)生。如果是由于容性阻抗造成的時間常數(shù)τ過大，使充放電時間加長，導致邊沿不陡峭，可以增加電路驅(qū)動能力，減小負載電容，改善信號的邊沿。使用了以上的措施，圖6所示的現(xiàn)象可很好地解決。

結(jié)語
　　綜上所述，本文所介紹信號處理機中出現(xiàn)的幾種干擾現(xiàn)象只是在設計調(diào)試中出現(xiàn)的幾種典型的現(xiàn)象，通過采用相應措施使問題得到解決，希望我們的分析和解決方法的介紹能給讀者帶來啟發(fā)的作用。